Abstract:
El objetivo principal de esta tesis fue desarrollar arquitecturas de multiplicadores binarios de menor consumo de recursos lógicos que las existentes, manteniendo las prestaciones de velocidad de cálculo. El propósito particular fue implementar las mismas en los dispositivos digitales denominados FPGA (Field Programmable Gate Array). Para ello se investigaron las estructuras de multiplicación del tipo secuencial que se caracterizan por poseer un consumo de recursos reducido y una velocidad de procesamiento baja. Se modelizaron los multiplicadores a partir del desarrollo de ecuaciones que permiten estimar el consumo de recursos lógicos y el desempeño temporal de los mismos. Se desarrollaron nuevas arquitecturas que se compararon con las existentes. Se introdujo un nuevo indicador denominado ı́ndice de performance, que permite cuantificar el costo de un multiplicador para una dada FPGA. Los resultados teóricos se corroboraron con un exhaustivo trabajo experimental mediante el cual se han validado las ecuaciones obtenidas. A partir de la validación de los modelos de los multiplicadores, se determinaron los esquemas de mayor desempeño que cumplen con los objetivos deseados. Ası́ se arribó a multiplicadores en punto fijo con los que se obtuvo un consumo de recursos hasta 8 veces menor y una velocidad comparable a la de una arquitectura existente. Los avances se extendieron a la multiplicación en punto flotante, obteniendose esquemas de bajo consumo de recursos y buena velocidad de procesamiento.
